10장 VHDL 설명(explanation) 및 문법 예비
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작성일 23-01-10 10:11
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디지털工學(공학) 실험 10장, VHDL 說明(설명) 및 문법 예비보고서 1. 목적
가. VHDL의 특징과 설계기법에 대하여 학습한다. VHDL의 설계기법 (모델링별 설계기
디지털工學(공학) 실험 10장, VHDL 說明(설명) 및 문법 예비보고서 1. 목적
가. VHDL의 특징과 설계기법에 대하여 학습한다. 나. VHDL 설계를 위한 기본적인 문법을 학습한다.
2. theory(이론)
가. VHDL의 歷史 VHDL은 상위의 동작 레벨부터 하위의 게이트 레벨까지 하드웨어 및 그 동작을 기술할 수 있도록 만들 어진 하드웨어 기술 언어이다. 나. VHDL 설계를 위한 기본적인 문법을 학습한다. 미 국방성에 의하여 개발되었으며 현재 대부분의 하드웨어 설계 회사에 서 사용 중이고 IEEE에서 표준화 작업을 담당하고 있다아 1970년대 개발되어 1983년부터 민간에서 본격 적으로 개발되기 스타트하였다. 나. VHDL의 장점(長點) 1) 장점(長點) ① 표준화된 라이브러리 ② 특정 기술 및…(drop)
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다. 나. VHDL의 장점(長點) 1) 장점(長點) ① 표준화된 라이브러리 ② 특정 기술 및 공정에 무관한 설계방법 ③ 폭 넓은 이용 범위 ④ Top-Down 방식의 설계 ⑤ 재사용이 가능 ⑥ 설계 기간 단축 2) 단점 ① VHDL 언어 자체의 복잡성 ② Full-custom 설계 방식에 비해 최적화된 설계가 어려움 다. 미 국방성에 의하여 개발되었으며 현재 대부분의 하드웨어 설계 회사에 서 사용 중이고 IEEE에서 표준화 작업을 담당하고 있다아 1970년대 개발되어 1983년부터 민간에서 본격 적으로 개발되기 스타트하였다.
2. theory(이론)
가. VHDL의 歷史 VHDL은 상위의 동작 레벨부터 하위의 게이트 레벨까지 하드웨어 및 그 동작을 기술할 수 있도록 만들 어진 하드웨어 기술 언어이다.
